Além das empresas de EDA, IP e SoC, o DAC deste ano foi distinguido pelo número de órgãos da indústria que estavam promovendo sua marca específica de tecnologia e estabelecendo padrões que a indústria deveria seguir.

Accellera O órgão que promove os padrões de design, modelagem e verificação do nível do sistema foi vinculado a várias das principais empresas do setor, com anúncios sobre os padrões EDA e IP.

A missão da Accellera é fornecer uma linguagem de plataforma para melhorar o design, a verificação e a produtividade dos produtos eletrônicos, disse Lu Dai, diretor sênior de engenharia da Qualcomm e Accellera no anúncio do Teste Portátil e Padrão de Estímulo (PSS) 1.0 aprovado pela organização.

A especificação - disponível para download gratuito - permite ao usuário especificar intenções de verificação e comportamentos uma vez e usá-los em várias implementações e plataformas.

O novo padrão está disponível imediatamente para baixar de graça.

Uma representação única de estímulos e cenários de teste para métricas de cobertura e teste de SoC para verificação de hardware e software pode ser usada por muitos usuários em diferentes níveis de integração e sob diferentes configurações para gerar simulação, emulação, prototipagem FPGA e implementações pós-silício.

Dai acredita que o padrão terá um "profundo impacto" na indústria, pois desloca o foco da verificação no nível do sistema e aumenta a produtividade dos projetistas ao usar uma especificação de teste que é portátil em várias plataformas para design e verificação.

O padrão define uma linguagem específica de domínio e declarações de classe C ++ semanticamente equivalentes e cria uma única representação de cenários de estímulo e teste com base em linguagens de programação orientadas a objetos, linguagens de verificação de hardware e linguagens de modelagem comportamental. O resultado pode ser usado por toda a equipe de projeto, desde as disciplinas de verificação, teste e design, e sob diferentes configurações, e selecionar as melhores ferramentas de diferentes fornecedores para os requisitos de verificação. O padrão usa construções nativas para fluxo de dados, simultaneidade e sincronização, requisitos de recursos e estados e transições.

No DAC, Cadência anunciou que o seu Verificador do sistema Perspec A ferramenta de design suporta o padrão Portable Test and Stimulus. Parte de Verificador conjunto de ferramentas, ele automatiza os fechamentos de cobertura de SoC automotivo, móvel e de servidor, além de melhorar a produtividade do teste em nível de sistema por um fator de 10.

O Perspec System Verifier fornece uma abordagem baseada em modelo abstrato para definir os casos de uso SoC do modelo PSS e usa diagramas de atividades da Linguagem de Modelagem Unificada (UML) para visualizar os testes gerados.

Os testes do Perspec System Verifier são otimizados para cada ferramenta no Verification Suite, incluindo a Simulação Lógica Paralela Cadcel Xcelium, a Plataforma de Emulação Enterprise Palladium Z1 e a plataforma de prototipagem Protium S1 FPGA. A ferramenta também se integra à plataforma Signoff-Driven-Signoff do vManager da empresa para oferecer suporte à nova cobertura de casos de uso no PSS. Ele gera testes que podem usar o Verification IP (VIP), para que o conteúdo da verificação possa ser reutilizado por meio da metodologia PSS, para acelerar a verificação do SoC.

Outra empresa que suporta o PSS é Mentor. A empresa que está lançando a ferramenta Questa inFact suportará o padrão. (A empresa doou sua tecnologia Questa inFact para a organização em 2014 e é a base do padrão, afirma a empresa.)

Acredita que o PSS aumentará a adoção Estímulo portátil para uso mais amplo e mainstream e ajudar os engenheiros de IC a colaborar eficientemente no design de produtos para mercados novos e emergentes, como inteligência artificial (AI), comunicação sem fio 5G e direção autônoma.

O Questa inFact usa técnicas de aprendizado de máquina e mineração de dados para aumentar a produtividade em até 40 vezes, diz Mentor, e em várias fases do desenvolvimento do IC. Os projetistas podem completar análises de desempenho e potência no nível de CI, os engenheiros de verificação podem atingir níveis mais altos de cobertura em menos tempo, enquanto os engenheiros de validação podem integrar hardware e software, e os engenheiros de teste podem analisar e otimizar seus ambientes de teste de regressão, explicou Mark Olen, gerente de grupo de marketing de produto, divisão Mentor IC Verification Solutions.

A empresa vem refinando a ferramenta para cumprir com o PSS à medida que evoluiu e adicionou o aprendizado da máquina de classificação aplicada à sua tecnologia Questa inFact baseada em gráfico para permitir o direcionamento de cenários ainda não verificados. Isso acelera o alcance das metas de cobertura no nível do bloco IP e aumenta a utilidade dos testes bare-metal no nível do IC. A ferramenta aprende com cada cenário subseqüente durante simulação ou emulação.

A aplicação da tecnologia de mineração de dados estende a aplicação do estímulo portátil além da verificação. Ele permite que a ferramenta colete e correlacione a atividade em nível de transação para caracterizar parâmetros de desempenho de projeto IC, como eficiência de roteamento de malha e largura de banda, latência em nível de sistema, coerência de cache, eficiência de arbitragem, execução fora de ordem e desempenho de opcode. Ele também pode analisar e otimizar ambientes de teste de regressão, para evitar a necessidade de ciclos de simulação e emulação.

A ferramenta pode ser usada para gerar cenários de teste UVM SystemVerilog para cobertura funcional no nível do bloco IP com o simulador Questa e, em seguida, reutilizar os cenários de teste para gerar testes C / C ++ para geração de tráfego na verificação do nível de IC com o emulador Veloce da empresa . Ele também pode ser usado para gerar código assembly no nível do sistema para verificação de conjunto de instruções e cenários C / C ++ para exploração arquitetônica com o sistema de prototipagem virtual do Vista. Quando usado com o conjunto de ferramentas de Síntese de alto nível Catapult da Mentor, ele pode gerar cenários C / C ++ antes e testes RTL após a síntese comportamental.